Voorbeelden van Shifters Codes

Electronics en Communicatie delen met de functie

Deze programma's zijn voorbeelden van goed en er geen fout, en het uitvoeren van programma met een correcte en hebben een betrouwbare uitgangen.

--- -shifter links ---

library IEEE;

gebruiken IEEE.STD_LOGIC_1164.ALL;

gebruiken IEEE.STD_LOGIC_ARITH.ALL;

gebruiken IEEE. STD_LOGIC_UNSIGNED.

ALL;

entiteit shiftleft_8 is

Port (A, B: in std_logic_vector (7 Spoorbreedtes 0);

outleft: out std_logic_vector (7 Spoorbreedtes 0);

zeroact: out std_logic);

Eind shiftleft_8;

architectuur structureel van shiftleft_8 is

signaal signa6, signa7, zact: std_logic_vector (7 Spoorbreedtes 0) ;

component shifter_stage1 is

Port (in25: in std_logic_vector (7 Spoorbreedtes 0);

stage1: in std_logic;

out10: out std_logic_vector ( 7 downto 0));

end component;

component shifters_stage2 is

Port (in27: in std_logic_vector (7 Spoorbreedtes 0);

stage2: in std_logic;

out12: out std_logic_vector (7 Spoorbreedtes 0));

end component;

component shifters_stage4 is

Port (in29: in std_logic_vector (7 Spoorbreedtes 0);

Stage4: in std_logic;

out14: out std_logic_vector (7 Spoorbreedtes 0));

end component;

beginnen

shiftleft0: shifter_stage1 poort kaart (A, B

(0), signa6);

shiftleft1: shifters_stage2 poort kaart (signa6, B

(1), signa7);

shiftleft2: shifters_stage4 poort kaart (signa7, B

(2), zact);

outleft

zeroact

wanneer zact = "00000000"

anders '0';

einde structurele;

--- shifter rechts ---

library IEEE;

gebruiken IEEE.

STD_LOGIC_1164.ALL;

gebruik IEEE.STD_LOGIC_ARITH.ALL;

gebruiken IEEE.STD_LOGIC_UNSIGNED.ALL;

entiteit shiftright_8 is

Port (D, E: in std_logic_vector (7 Spoorbreedtes 0);

regelrechte: out std_logic_vector (7 Spoorbreedtes 0);

zeroact: out std_logic);

Eind shiftright_8;

architectuur structureel van shiftright_8 is

< p> signaal signa15, signa16, zact: std_logic_vector (7 Spoorbreedtes 0);

component shiftersright_stage1 is

Port (in31: in std_logic_vector (7 Spoorbreedtes 0);

stage1right : in std_logic;

out16: out std_logic_vector (7 Spoorbreedtes 0));

end component;

component shiftersright_stage2 is

Port (in33: in std_logic_vector (7 Spoorbreedtes 0);

stage2right: in std_logic;

out18: out std_logic_vector (7 Spoorbreedtes 0));

end component;

component shiftersright_stage4 is

Por